寻求微型电子封装但又缺乏利用定制专用集成电路(ASIC)或复杂三维(3D)集成方法资源的设计人员，如今能够利用芯片堆叠(chip stacking)技术，以小型系统级封装(SiP)结构集成多个元器件。一种适合于配合中小批量应用，同时又避免使用传统多芯片封装技术时通常会遇到的成本和/或尺寸方面不利因素的强大而创新的方法已被开发出来。这种堆叠技术使用裸片(bare die)及垂直互连(interconnect)/中介层(interposer)结构，使多芯片封装的设计可以采用相同或不同裸片，并与分立和/或集成无源器件联合封装在一起。这种方法与ASIC晶圆厂工艺无关，不要求采用硅通孔(through-silicon via, TSV)技术，因此非常适合于集成采用不同半导体工艺或由不同制造商供货的多颗IC。相对于耗费大额先期一次性工程(NRE)成本及长开发周期的系统级芯片(SoC)专用集成电路(ASIC)应用途径而言，以定制SiP封装对不同器件进行3D联合封装(co-packaging)，提供了获得证明、高性价比的又一途径，且设计灵活性量更高，上市时间更短。

详细请查看下面文档：

Exploring New Approaches to 3D Integration_CSR article (S-Chi).doc